一句话 — 华为在 IEEE ISCAS 2026 发布的韬(τ)定律，把摩尔定律的"缩晶体管尺寸"换成"缩时间常数 τ"，覆盖整个计算栈。论文是真的，量产数据是具体的，但"自登纳德以来第一个缩放定律"这个口号经不起细看。本质上这是一篇扎实的 3D 集成工程论文，外面包了一层关于中国如何在没有先进光刻的情况下做高性能芯片的战略叙事。
发布概况
2026 年 5 月 25 日，IEEE 国际电路与系统研讨会（ISCAS）在上海举行。华为半导体业务部总裁何庭波做主旨演讲，题为《半导体新路径探索与实践》。核心内容：一个新的缩放原则，华为命名为韬(τ)定律，对外宣称是"中国首个系统性半导体产业发展原则"。
同日，论文《A Time Scaling Theory for Multi-Layer Electronic Systems》提交到 ChinaXiv 预印本平台（ChinaXiv:202605.00224）。几小时内阅读量超过 3 万、下载量超过 1.3 万——这在预印本平台上不常见。
这件事值得认真对待，正因为它是论文，不是 PPT。
核心 reframe
过去 60 年，摩尔定律靠"缩晶体管尺寸"推动半导体进步。论文开篇承认行业共识：
“For six decades, Moore’s geometric scaling drove progress in semiconductors… returns from pure dimensional shrinking have flattened, leading-edge design budgets exceed one billion dollars per chip, and cost-per-transistor at the most advanced nodes is no longer falling.”
那么下一阶段缩什么？论文的关键转折在这一句：
“Spatial scaling served merely as the instrument for compressing time.”
（空间缩放只是手段，本质压缩的是时间。）
换言之：摩尔定律从来不是关于晶体管面积，而是关于"系统完成一件事需要多少时间"。用户根本不在乎芯片是 3nm 还是 5nm，他们在乎的是 App 200ms 还是 300ms 打开。
如果时间一直是底层目标，为什么不直接把时间作为衡量指标？ 这就是 τ 缩放：用单一特征时间常数 τ 作为统一优化目标，覆盖从晶体管开关（皮秒）到 AI 工作负载（秒），跨 12 个数量级。
论文最强的方法论主张是这一句：
“τ scaling is the first scaling principle since Dennard to establish a shared optimization target across the entire computing stack.”
（τ 缩放是自登纳德缩放以来第一个为整个计算栈建立统一优化目标的缩放原则。）
这是个大主张。后面会再讨论。
τ 怎么算：四层结构
论文把 τ 拆到四层，每一层都有自己的优化目标：
| 层 | τ 衡量什么 | 优化技术 |
|---|---|---|
| 器件层 | 晶体管开关延迟 | 优化电阻 / 寄生电容 |
| 电路层 | 信号沿走线的 RC 延迟 | LogicFolding —— 垂直 3D 堆叠 |
| 芯片层 | 计算 + 访存延迟 | 全栈协同设计 |
| 系统层 | 芯片间 / 机柜间通信同步 | 灵衢总线 + Hi-ONE 光互连 |
有意思的是论文把频率、延迟、带宽、吞吐都归到 τ 的不同层级——一个框架，12 个数量级。
量产案例 #1：Kirin 2026 SoC
这是论文最实在的部分。Kirin 2026 是首款采用 LogicFolding 的商用芯片，今年秋季上市。
LogicFolding 到底干了啥
“LogicFolding is a design methodology that partitions digital, analog, and memory circuits across vertically stacked active tiers.”
人话：原本平面布局的数字 / 模拟 / 存储电路，被拆分到多个垂直堆叠的有源硅层，通过高密度混合键合连接。原本要在 2D 平面绕远路的信号，现在走垂直短路。
效果：
“Signal wires become substantially shorter, parasitic RC decreases sharply, clock skew tightens, and the chip operates at a higher clock frequency at the same device node.”
关键词是 “at the same device node”——不换光刻节点，靠重构互连拓扑拿性能。从晶体管那里拿不到的，从走线那里拿。
数据（论文给的）
Kirin 2026 实测：
| 指标 | 改善 |
|---|---|
| 晶体管密度 | 155 → 238 MTr/mm²（+55%） |
| P 核能效 | +41% |
| 峰值频率 | 2.75 → 3.1 GHz（+13%） |
| SRAM 工作频率 | +40% |
| 时钟缓冲器数量 | −50% |
| 时钟偏斜 | −25% |
| 关键线长 | −30% |
如果第三方独立测量能复现这些数字，这不是工艺节点升级，是结构重组的工程成果。
量产案例 #2：AI 数据中心
任何缩放原则的硬测试：毫瓦能跑通，吉瓦能跑通吗？
“Whether a principle developed in the milliwatt smartphone regime survives translation to the gigawatt regime of AI training and inference.”
论文给的答案是：能，但前提是必须把 τ 当系统目标，不能只优化单颗加速器。
关键的瓶颈 reframe
论文最重要的产业判断：
“Modern AI systems are dominated by data, not by compute. Over 80% of energy in large AI clusters is spent on data movement, and over 70% of system cost goes to data storage.”
（现代 AI 系统由数据主导，不是计算。大集群 80% 能耗花在数据移动上，70% 成本花在数据存储上。）
这是 AI 基础设施的隐性真相：芯片规格表上的 TOPS 数字大多数时候不重要，因为 80% 能耗都耗在芯片间、机柜间、存储层间搬字节。
三件套方案
1. 灵衢总线（Unified Bus） —— 内存语义统一总线，消除 PCIe / NVLink / RDMA / Ethernet / InfiniBand 多层协议转换：
“Conversion-free, peer-to-peer transmission.”
端到端远程访问延迟从 几十微秒降到约 100 纳秒，主通信路径的系统 τ 缩短约 500 倍。
2. Hi-ONE 近封装光互连 —— 单芯片到了多 Tb/s 后铜互连撑不住：
“At multi-Tb/s per chip, copper becomes physically impractical.”
Hi-ONE 单模块 8 Tb/s 带宽，面板到面板 100 米，单条光链路匹配芯片 UB 带宽。
3. 3D Folding —— 扇出困境：计算面积按芯片面积（N²）增长，但 I/O 和供电只能沿芯片周长（N）增长。解决方法：把 I/O 和供电折叠到垂直堆叠里，不再挤在边缘。
预测：2035 年硬件集成度增长 100 倍以上。
老实的免责声明
论文里有一句话埋得比较深，但对理解 τ 缩放不是什么特别重要：
“τ is a time law, not a joule law.”
（τ 是时间定律，不是焦耳定律。）
人话：τ 缩放解决的是时间问题，不解决能耗。如果你把 AI 集群加速 10 倍但功耗也涨 10 倍，瓶颈只是从延迟换到了电力、散热和钱上。
论文承认这一点，并指出需要配套手段：协议精简、降低每比特传输能耗、近存计算、背面供电、动态电压频率调节。但这些是配套，不是 τ 框架本身的产物。任何评估 τ 缩放的人都应该记住这条边界。
值得肯定的是，何庭波在论文里显式承认了这个边界——不像大多数"新定律"营销稿，对自己的局限轻描淡写。
经得起推敲的部分 vs 需要审视的部分
经得起推敲
- 真有论文，真有数据。ISCAS 主旨 + ChinaXiv 预印本 + 量产芯片实测数字。不是营销 PPT。
- 对自己的边界诚实。“τ 不是焦耳定律"这句话显示了工程师的克制。
- 战略上自洽。在没有 EUV 光刻访问权的前提下，中国需要一条"不依赖 2nm / 1nm 工艺节点也能做高性能芯片"的路径。3D 集成 + 系统协同就是这条路。给它一个名字和可测量的指标，是合理的。
- Kirin 2026 秋季上市。可验证的主张有可验证的时间节点。
需要审视
“自登纳德以来第一个缩放原则” 这句话承担了太多。但是：
- 3D 集成早已存在。TSMC CoWoS、Intel Foveros、AMD chiplet 封装、Samsung X-Cube——都是某种形式的垂直集成。
- HBM 本质上就是 3D 折叠的存储栈。
- Imec 的 CFET 研究就是 gate 级别的 3D folding。
论文用"作用层级不同"来区分 LogicFolding 和现有 3D IC / chiplet——前者作用在芯片内部的电路拓扑，后者作用在封装层级。这是合理的区分，但这是一个增量改进，不是范式突破。
“2031 年达到 1.4nm 等效密度” 是个密度目标，不是工艺节点目标。论文这里说得比较小心，但周边媒体报道经常混为一谈。3D 堆叠拿到的等效密度是真的；这不等于产业链能造真正的 1.4nm 节点，不应该混淆。
“6 年 381 颗芯片基于 τ 缩放” 是事后归纳。华为一直在出芯片，追溯性地把它们归到统一理论框架下是好叙事，但不验证这个理论的预测性。
没有公开的对标基准。TSMC N2、Intel 18A、Samsung 3GAP 在这个 τ 图上的位置是什么？论文没说。在独立测量做了苹果对苹果的对比之前，“2035 年 100 倍"是路线图，不是结果。
战略意义
去掉"缩放定律"的外壳，剩下一个自洽的产业论点：
“如果你重新组织芯片内部的电路结构、并把整个系统作为单一优化目标，你不需要最先进的光刻工艺也能造出有竞争力的高性能芯片。”
这是为不依赖 ASML EUV 机器的中国半导体战略给出技术支撑。同时也是对 AI 基础设施的另一种愿景——以互连为中心、系统级协同设计、边缘上光、不再到处铺铜。
不管韬定律会不会成为"下一个摩尔定律”，它实际演示了后摩尔时代有多条路径。问题是哪条路径能兑现承诺。
接下来盯什么
- Kirin 2026 秋季上市：41% 能效、55% 密度提升——第三方能复现吗？
- ISCAS 2026 论文正式版：LogicFolding 声称的 RC 缩减有没有其他解释？
- 行业反应：TSMC、Intel、Samsung 会不会跟进 τ 式叙事？还是搞自己的"缩放原则"品牌？
- 能耗数据：既然 τ 不解决能耗，AI 负载在昇腾上的实际 J/op 跟英伟达最新代差多少？
- 超出 Kirin：LogicFolding 会下沉到昇腾 AI 芯片吗？论文声称适用 AI 系统，但量产 demo 只有手机 SoC。
一句话定性
韬定律论文是一篇扎实的工程论文，外面包了一层超大号的战略叙事。技术核心——LogicFolding、灵衢总线、Hi-ONE、3D Folding——都是有实测数据的真东西。把它框定为"下一个摩尔定律"在方法论上夸大了这件事——这本质是已知 3D 集成技术的增量延伸，加上系统级协同设计。
这不是批评。绝大多数真实的工程进步都是增量的。营销层是给工程层提供资金的方式。真正重要的是 Kirin 2026 今年秋天上市时，能不能跑出论文里宣称的数字。如果能，那中国就发表了一份可信的高性能芯片技术路线图，而这份路线图不依赖于先进光刻——这件事比"下一个摩尔定律"重要得多。
参考来源